Altera CPLD的简介

Altera在近十五年CPLD经验基础上,推出了成本很低的CPLD――MAX II系列。MAX II器件的成本是相竞争CPLD的一半,它采用了新的查找表(LUT)体系,因此每个I/O管脚的成本很低,而且开创了CPLD体系的新纪元。这种即用的非易失器件系列面向通用的小容量逻辑应用,从而设计者能够发挥CPLD器件的优势,替代小型ASIC和ASSP。

MAX II器件采用了成本优化的六层金属0.18微米Flash工艺,其功耗大约是前一代MAX器件的十分之一。它们的容量从240至2,210个逻辑单元(LE)(192至1,700个等效宏单元),多达272个用户I/O管脚。表1是MAX II器件的主要特性,表2是可提供的封装。


MAX II的特性

MAX II器件包括一些能够充分发挥技术创新的新特性,这也是Altera的传统。该器件系列是专为降低新老CPLD应用成本而设计的。

重要的MAX II特性包括:

功耗是前一代CPLD系列的十分之一――MAX II器件的动态功耗很低,所以运行功耗较低。MAX II系列功耗是低成本MAX 3000A系列的十分之一。

容量翻两番――器件容量等效于大约192至1700个宏单元。这是Altera以往系列的四倍。

性能翻倍――由于MAX II器件系列布线体系、软件算法和工艺技术的改进,性能平均比MAX 7000AE快两倍。

用户Flash存储器――Altera据称是首家在可编程逻辑器件(PLD)内提供用户Flash存储器的可编程逻辑供应商。因此,MAX II器件系列能够省去常用的串行或并行EEPROM,它们的批量价格通常在50美分至2美元之间,从而进一步降低了终端系统的成本。整个系列每个器件的存储容量为8K比特。

实时在系统可编程性(ISP)――用于能够在不中断功能的情况下实时地重新配置MAX II器件。这允许客户为运行中的客户系统增加功能或灵活性。

有关MAX II器件特性的完整说明,请浏览Altera网站www.altera.com/max2。

表1. 产品系列表(略)

注释

(1) 和最快的商用速度等级相关,是指穿越器件的对角点延迟路径的时间。

(2) 所有的封装支持所有容量间的垂直移植。

(3) TQFP:四方扁平封装

(4) FineLine BGA封装(1.0-mm pitch)。

设计软件 —— Quartus II

Altera的Quartus II软件支持MAX II器件,支持CPLD、FPGA和HardCopy器件的设计。Quartus II软件现在具有MAX+PLUS II界面选项,这样MAX的老客户就无须学习新的用户界面就能够充分享用Quartus II软件的优异性能。Quartus II软件还无缝地集成了所有主要的第三方综合和仿真工具。

免费的网页版Quartus II软件能够从Altera网站www.altera.com上下载。

封装和供货

MAX II器件系列有四个产品,容量从240至2210个逻辑单元。MAX II还有低成本的封装,包括1.0mm FineLine BGA(FBGA)和0.5mm四方扁平封装(TQFP)。

Altera公司和中电网共同举办的在线研讨会主题是“如何令逻辑设计在新一代CPLD中尽显优势”,主要介绍为什么Quartus II软件在CPLD (包括MAX II CPLD在内的)设计中是完备和易用的开发工具,以及Quartus II软件的性能。回顾在线座谈精彩内容,请登录中电网在线座谈频道:http://seminar.chinaecnet.com/seminar/。


精彩问答


问:请问专家:QuartusII正版软件是否支持VHDL和Verilog?

QuartusII支持的Altera具体器件系列是哪些?能否有办法支持所有的Altera系列的PLD器件?

答:支持的,如果要求支持Altera的全部器件,建议你购买Altera的正版软件。

问:怎样的电路设计适合用CPLD,怎样的电路设计适合用FPGA?

答:CPLD适合组合电路和需要I/O扩展的电路,FPGA适合复杂的时序电路以及SOPC方面应用。

问:你好,我要做一个MUC的FPGA,大概10000门左右,我想请问,我应该用哪个公司的产品做FPGA,你能跟我比较一下做FPGA的几个公司的产品么?

答:目前业界的FPGA资源普遍不再采用门来做计量单位,如Altera以逻辑单元(LE)来计量,不过估计你这个MCU在1000个逻辑单元左右,可以采用Altera公司高性价比的Cyclone系列器件来实现,EP1C3即可。

问:MAXⅡ的容量目前比较常用的有多少宏单元?

答:典型的MAX II 的宏单元范围是192 MC 到 1700 MC ,有EPM240, EPM570,EPM1270 和 EPM2210四个器件供选择。

问:MAXⅡ是以LUT来做计算,请问要如何转换为传统的CPLD MICROCELL ?

答:粗略的换算公式为:1个LE = 0.78个宏单元

问:通常来说,原理图、语言或者其他输入方式哪个能更好发挥CPLD的效率呢?

答:这要看设计的复杂程度。

原理图有比较好的综合效率,但是对复杂的时序的描述,如状态机或者PCI的接口逻辑,比较困难。

语言输入是较大的设计的首选,这种方式容易对复杂时序建模。

常用的方法是将原理图描述和语言描述结合起来。

问:512个宏单元以下,LE结构和MC结构的CPLD价格相比,Altera有多大的优势?

答:MAX II (LE) 和 MAX (MC)相比有1/2的价格,1/10的功耗,2倍的功能,4倍的集成度。

问:新的CPLD功耗已经有了很大的改善,静态功耗只有2mA左右,但对于手持式产品还是大了一些,最好是到 A级。不知有无计划出来这样的新品,以便可以应用到手持产品领域。

答:对于手持设备最好的节电方式是在静态时将CPLD一类的器件关电,这样静态功耗为0,新CPLD支持这种节电方式。

问:我的CPLD通过一个USB的接口芯片与PC机连接。USB与CPLD连1条8位的数据总线,我的VHDL程序里要求该总线上出现一个十六进制数,请问我的总线上应该从USB上接受一个什么格式的数据,是十六进制还是十进制?CPLD能自动识别吗?

答:数据格式不是问题,主要看USB接口芯片来的数据是什么格式,CPLD内的设计可以灵活地处理接收的数据,无论什么格式。

问:我需要的波形是CCD1206的驱动电路输出的4个波形,有一对正反的脉冲,还有一个脉冲是这对脉冲的2分频,谁能告诉我该怎么做?

答:使用两个简单的单比特计数器就可以了。

问:在使用MAX PLUSⅡ的时候,并不需要附加一些时序的约束,而到Quartus中却要添加,为什么?

答:在MAXPLUSLL中并不是不需要加时序约束,在做PLD设计中,时序约束很重要;最好是每个设计都加上你的约束,这样软件才会按照你的要求去综合和布局 布线 。

问:什么是用户闪存?和一般的闪存在功能上和结构上有何不同?

答:在MAXⅡ器件内我们内置了一块Flash存储器,用于存储配置数据和其他用户数据,用户可以直接访问,功能和结构和一般的闪存没什么不同。

问:请问是可以在同一个PROJECT混合VHDL 和VERILOGy设计吗?

答:可以,这是QuartusⅡ的一个基本功能。

问:逻辑设计中的信号干扰怎样处理?

答:芯片内的毛刺干扰可以通过同步设计来消除。

问:请问与matlab相连需要什么特殊的转换器吗?

答:需要Altera的SOPC BUILDER 。

问:MAXⅡ中提供哪些关于时钟方面的功能?最高频率能达到多高?最多可实现几种时钟?

答:MAXⅡ提供4个全局时钟输入,最高频率304MHz;IO都可以作为时钟应用。

问:CPLD与FPGA的最主要区别是什么,可否互换使用?

答:最主要的区别在于上电时是否需要加载,即非易失性。

CPLD与FPGA在一些应用中可以互换使用,但必须注意如果互换的话必须修改PCB单板 。

问:MAXPLUSⅡ支持取余操作符REM吗?有什么很好的方法实现对一个大数的求余操作啊?

答:VHDL和Verilog语言支持的操作符MAXPLUS2都支持。

问:MAXⅡ芯片中的Flash部分如何使用,是将下载程序放在里面从而上电不丢失,还是可以由用户确定,这样就可以做一个ROM,来存储配置信息?

答:MAXⅡ中的Flash可以由用户确定,存放一些配置信息。另外 MAX Ⅱ是CPLD,下载程序在掉电后是不会消失的!

问:在使用MAXPLUSⅡ时发现VHDL程序在别的编译中能同过,而在MAXPLUSⅡ中通不过,为什么?

答:你需要转换到QUARTUSⅡ上,MAX+PLUSⅡ对VHDL 一些语句不支持 。

问:QUARTUS生成的FIFO和RPLL怎么样在MODELSIM中仿真?为什么QUARTUS3.0综合出来的VO和SDO在MODELSIM5.7c下仿真不了呢?总是一开始就会出现hold time 的问题,但是不管时钟频率怎么改变都不行,最后所有的数据都是零,请问怎么解决这两个问题?

答:在MODELSIM下仿真QUARTUS生成的器件您需要添加仿真库。在做时序仿真时先确认仿真库是否添加正确。您的时序仿真应当是锁相环对应的库文件不对。

问:FLEX 10K系列CPLD中介绍支持PCI总线是何意思?它的内部结构和MAX9000有何区别?

答:支持PCI总线是支持PCI电平的意思,用户可以在芯片中实现PCI的接口逻辑,然后直接挂接在PCI总线上,无需电平转换。

问:请问一下流水线加法是怎么回事。我做了一个八位的,但是总感觉像是两个四位的并联。能不能举出一个例子,比如八位,两级流水线的。

答:流水线在这里的概念是增加寄存器级数使逻辑级数降低,达到更快的速度。具体如何分级要看您的具体设计。

问:我要在ARM CPU上扩展一个IDE接口,用Altera的什么器件比较好?这个IDE接口的IP是不是有现成的,多少钱。最快、价格还好的解决方案能否推荐?

答:可选择我们的Cyclone系列器件,根据你的功能,EP1C3的容量应该可以满足。关于具体价格和内部设计事宜可跟我们的代理联系。

问:时钟抖动在CPLD中有解决办法吗?

答:可以使用FPGA中的PLL,可以有效地抑制时钟抖动。

问:我们用Altera器件做总线接口的时候,用QuartusII进行后仿真,发现三态输出总是Z,后来发现实际电路的输出却是正常的。为什么会出现这种情况?

答:您进行后仿真的时候是否您的逻辑已经完成初始化开始工作并在总线上有输出?当有CPU或DRAM介入的仿真需要很久之后才完成初始化,而在单板上却不到1秒时间。

问:什么是Chip Editor?它有哪些作用?

答:Chip Editor能显示器件内部结构,能看到非常详细的逻辑单元内部结构和连线,并可进行适当的调整。

问:MAX3000系列比MAX7000系列具有哪些优势?封装一样的话,是否可以互换?

答:MAX3000具有更高的性价比,由于它针对大量的产品应用。封装一样的话,可以互换,不过要注意他们在IO上有个别的区别 。